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    • 专利摘要:
    【課題】本發明係得到一種可以提升對於來自外部之不純物等的耐性之半導體裝置及其製造方法。【解決手段】本發明係在GaAs基板(1)上設置下層配線(2)。在GaAs基板(1)與下層配線(2)上設置樹脂膜(4)。樹脂膜(4)係在下層配線(2)上具有開口(5)。在下層配線(2)與樹脂膜(4)上設置SiN膜(6)。SiN膜(6)係在開口(5)內具有開口(7)。在下層配線(2)與樹脂膜(4)的一部份上設置上層配線(8)。上層配線(8)係具有：透過開口(5、7)而與下層配線(2)連接之Ti膜(8a)、及設置在Ti膜(8a)上之Au膜(8b)。在上層配線(8)與樹脂膜(4)上設置SiN膜(9)。SiN膜(9)係在樹脂膜(4)上與SiN膜(6)附著。SiN膜(6、9)係保護Ti膜(8a)的周圍。
    公开号:TW201316466A
    申请号:TW101121468
    申请日:2012-06-15
    公开日:2013-04-16
    发明作者:Takayuki Hisaka；Takahiro Nakamoto；Toshihiko Shiga；Koichiro Nishizawa
    申请人:Mitsubishi Electric Corp；
    IPC主号:H01L21-00
    专利说明:
    半導體裝置及其製造方法
    本發明係關於一種可以提升對於來自外部的不純物等的耐性之半導體裝置及其製造方法。
    在MMIC(單片微波IC)中，使用Ti/Au配線(例如參考專利文獻1)。Ti膜係成為10nm比較薄，並且為了確保與下層的附著力而設置在最下層。又為了減低配線間的容量，使用空橋配線。此係在利用濺渡形成Ti/Au給電層後，利用Au電鍍予以形成。 先前技術文獻 專利文獻
    【專利文獻1】日本特開平1-262646號公報
    對於電鍍表面之SiN膜的附著力為低，而且空橋配線的涵蓋區域為差。為此，利用耐濕性優之SiN膜保護空橋配線係為困難的。因此，根據從周圍的組裝構件發生的不純物(Br、Cl等)或外氣的H2O，會造成配線的Ti膜被腐蝕而形成高阻抗的情況。再者，也會造成不純物到達半導體基板的表面，腐蝕半導體表面而產生動作不良的情況。
    本發明係為用以解決上述的課題而開發出來者，其目的係為取得一種可以提升對於來自外部的不純物等之耐性的半導體裝置及其製造方法。
    關於本發明之半導體裝置係包括：半導體基板；設置在前述半導體基板上之下層配線；設置在前述半導體基板與前述下層配線上，並且在前述下層配線具有第1開口之樹脂膜；設置在前述下層配線與前述樹脂膜上，並且在前述第1開口內具有第2開口之第1 SiN膜；設置在前述下層配線與前述樹脂膜的一部份上之上層配線；及設置在前述上層配線與前述樹脂膜上，並且在前述樹脂膜中附著在前述第1 SiN膜之第2 SiN膜，其特徵在於：前述上層配線係具有：透過前述第1開口與第2開口而與前述下層配線連接之Ti膜；及設置在前述Ti膜上之Au膜，前述第1及第2 SiN膜係保護前述Ti膜的周圍。
    根據本發明，可以提升對於來自外部的不純物等之耐性。
    針對關於本發明之實施形態之半導體裝置及其製造方法，參照圖面進行說明。相同或對應的構成要素係付予相同符號，會有省略說明的重覆之情況。 實施形態1.
    第1圖係為顯示關於本發明之實施形態1之半導體裝置的剖面圖。在GaAs基板1上設置下層配線2。下層配線2係具有Ti膜2a、及設置在其上之Au膜2b。在GaAs基板1及下層配線2上設置SiN膜3及樹脂膜4。SiN膜3及樹脂膜4係在下層配線2上具有開口5。
    在下層配線2及樹脂膜4上設置SiN膜6。SiN膜6係在開口5內具有開口7。在下層配線2及樹脂膜4的一部份上設置上層配線8。
    上層配線8係具有：透過開口5、7而與下層配線2連接之Ti膜8a；及設置在其上之Au膜8b。上層配線8係利用蒸鍍予以形成。SiN膜9係在樹脂膜4上中與SiN膜6附著。利用此等SiN膜6、9保護Ti膜8a的周圍。
    在上層配線8及樹脂膜4上設置SiN膜9。SiN膜9係在上層配線8上具有開口10。在該開口10中露出之上層配線8的一部份為墊片部。
    接著，與比較例進行比較說明本實施形態的效果。第2圖係為顯示關於比較例之半導體裝置的剖面圖。在比較例中，沒有樹脂膜4，並且利用SiON膜11取代SiN膜6、9來保護上層配線8。但是，根據從周圍的組裝構件發生的不純物(Br、Cl等)或外氣的H2O，會造成配線的Ti膜2a、8a被腐蝕而形成高阻抗的情況。再者，也會造成不純物到達GaAs基板1的表面，腐蝕GaAs基板1而產生動作不良的情況。
    對於此點，在本實施形態中，利用耐濕性優之SiN膜6、9保護Ti膜8a的周圍。因此，可以抑制來自外部的Br等不純物浸入，抑制Ti膜8a的腐蝕。
    又樹脂膜4上的SiN膜6與覆蓋上層配線8之SiN膜9之相互附著力為高。為此，即使對於上層配線8之SiN膜9的附著力為低，但是也難以發生膜剝。又，在設置樹脂膜4之本實施形態的構造中，與比較例的空橋配線相比，SiN膜6、9的涵蓋區域為良好。因此，可以利用SiN膜6、9充分保護Ti膜8a的周圍。該結果為可以提升對於來自外部之不純物等的耐性。 實施形態2.
    第3圖係為顯示關於本發明之實施形態2之半導體裝置的剖面圖。透過開口10使金屬墊片12與上層配線8連接。金屬墊片12係為Au膜。其他構成係與實施形態1相同。
    利用金屬墊片12，可以抑制來自開口10中之上層配線8與SiN膜9的界面之Br等不純物浸入。該結果為可以進一步提升耐性。
    第4圖係為顯示關於本發明之實施形態2之半導體裝置的變形例之剖面圖。金屬墊片12係由與上層配線8連接之Ti膜12a、Au膜12b、及設置在Ti膜12a與Au膜12b之間的Pt膜12c構成。
    為了確保附著力，Ti膜12a的膜厚係成為50nm程度。藉由在Ti膜12a與Au膜12b之間插入膜厚50nm的Pt膜12c，由實驗性確認能夠抑制Ti膜12a的腐蝕。具體而言，在200℃之Br環境中保存晶片的情況下，在沒有Pt膜12c的情況下70hr後會發生Ti膜的腐蝕，但是在有Pt膜12c的情況下即使300hr後也沒發生劣化。
    又取代Pt膜12c，使用由Pd、Ru、Ta、Ni、Mo、Rh、Os、Ir之任一種所構成的膜也可以得到相同的效果。 實施形態3.
    第5圖係為顯示關於本發明之實施形態3之半導體裝置的剖面圖。在GaAs基板1的內面設置內面墊片13。內面墊片13係透過貫穿GaAs基板1之埋導孔14而與下層配線2連接。SiN膜9係沒有開口。其他構成係與實施形態1相同。
    由於在表面側的SiN膜9沒有開口，因此可以抑制來自外部的Br等不純物浸入，抑制Ti膜8a的腐蝕。具體而言，在Br環境中保存晶片的情況下，在SiN膜9有開口的情況下會從開口的周圍發生Ti膜的腐蝕，但是在沒有開口的情況下不會發生劣化。 實施形態4.
    第6圖至10圖係為顯示關於本發明之實施形態4之半導體裝置的製造工程之剖面圖。參照此等圖面說明關於本實施形態之半導體裝置的製造方法。
    首先，如第6圖所示，在GaAs基板1形成下層配線2。其次，如第7圖所示，在GaAs基板1及下層配線2上形成SiN膜3及樹脂膜4，在下層配線2中於SiN膜3及樹脂膜4形成開口5。再者，在下層配線2及樹脂膜4形成SiN膜6。再者，在開口5內於SiN膜6形成開口7。
    其次，如第8圖所示，利用濺鍍在下層配線2及樹脂膜4上全面形成上層配線8。上層配線8係具有：透過開口5、7而與下層配線2連接之Ti膜8a、及設置在Ti膜8a上之Au膜8b。
    其次，如第9圖所示，在上層配線8上形成光阻膜15，並且利用光微影法等圖案形成。再者，使用該光阻膜15作為光罩，並且利用異方性蝕刻圖案形成上層配線8及SiN膜6。此時樹脂膜4的表層部份也被蝕刻。
    其次，如第10圖所示，在圖案形成之上層配線8及樹脂膜4上形成SiN膜9。利用該SiN膜9保護Ti膜8a的側面。根據以上的工程製造出關於本實施形態之半導體裝置。
    如以上所示，由於利用濺鍍在下層配線2及樹脂膜4上全面形成上層配線8，因此可以改善樹脂膜4的開口5部份之段差的涵蓋區域。又由於利用SiN膜6、9保護Ti膜8a的周圍，因此可以提升對於來自外部之不純物等的耐性。
    1‧‧‧GaAs基板(半導體基板)
    2‧‧‧下層配線
    4‧‧‧樹脂膜
    5‧‧‧開口(第1開口)
    6‧‧‧SiN膜(第1 SiN膜)
    7‧‧‧開口(第2開口)
    8‧‧‧上層配線
    8a‧‧‧Ti膜
    8b‧‧‧Au膜
    9‧‧‧SiN膜(第2 SiN膜)
    10‧‧‧開口(第3開口)
    12‧‧‧金屬墊片
    12a‧‧‧Ti膜(墊片Ti膜)
    12b‧‧‧Au膜(墊片Au膜)
    12c‧‧‧Pt膜(墊片金屬膜)
    13‧‧‧內面墊片
    14‧‧‧埋導孔
    第1圖係為顯示關於本發明之實施形態1之半導體裝置的剖面圖。
    第2圖係為顯示關於比較例之半導體裝置的剖面圖。
    第3圖係為顯示關於本發明之實施形態2之半導體裝置的剖面圖。
    第4圖係為顯示關於本發明之實施形態2之半導體裝置的變形例之剖面圖。
    第5圖係為顯示關於本發明之實施形態3之半導體裝置的剖面圖。
    第6圖係為顯示關於本發明之實施形態4之半導體裝置的製造工程之剖面圖。
    第7圖係為顯示關於本發明之實施形態4之半導體裝置的製造工程之剖面圖。
    第8圖係為顯示關於本發明之實施形態4之半導體裝置的製造工程之剖面圖。
    第9圖係為顯示關於本發明之實施形態4之半導體裝置的製造工程之剖面圖。
    第10圖係為顯示關於本發明之實施形態4之半導體裝置的製造工程之剖面圖。
    1‧‧‧GaAs基板(半導體基板)
    2‧‧‧下層配線
    2a‧‧‧Ti膜
    2b‧‧‧Au膜
    3‧‧‧SiN膜
    4‧‧‧樹脂膜
    5‧‧‧開口(第1開口)
    6‧‧‧SiN膜(第1 SiN膜)
    7‧‧‧開口(第2開口)
    8‧‧‧上層配線
    8a‧‧‧Ti膜
    8b‧‧‧Au膜
    9‧‧‧SiN膜(第2 SiN膜)
    10‧‧‧開口(第3開口)
    权利要求:
    Claims (6)
    [1] 一種半導體裝置，包括：半導體基板；下層配線，設置在前述半導體基板上；樹脂膜，設置在前述半導體基板與前述下層配線上，並且在前述下層配線上具有第1開口；第1 SiN膜，設置在前述下層配線與前述樹脂膜上，並且在前述第1開口內具有第2開口；上層配線，設置在前述下層配線與前述樹脂膜的一部份上；及第2 SiN膜，設置在前述上層配線與前述樹脂膜上，並且在前述樹脂膜中與前述第1 SiN膜附著，其特徵在於：前述上層配線係具有：透過前述第1及第2開口而與前述下層配線連接之Ti膜；及設置在前述Ti膜上之Au膜，前述第1及第2 SiN膜係保護前述Ti膜的周圍。
    [2] 如申請專利範圍第1項之半導體裝置，其中，前述第2 SiN膜係在前述上層配線上具有第3開口，進一步包括透過前述第3開口而與前述上層配線連接之金屬墊片。
    [3] 如申請專利範圍第2項之半導體裝置，其中，前述金屬墊片係具有墊片Au膜。
    [4] 如申請專利範圍第3項之半導體裝置，其中，前述金屬墊片係進一步具有：與前述上層配線連接之墊片Ti膜；及設置在前述墊片Ti膜與墊片Au膜之間，並且由Pt、Pd、Ru、Ta、Ni、Mo、Rh、Os、Ir之任一種所構成的墊片金屬膜。
    [5] 如申請專利範圍第1項之半導體裝置，其中，進一步包括設置在前述半導體基板的內面，並且透過貫穿前述半導體基板的埋導孔而與前述下層配線連接之內面墊片，前述第2 SiN膜係沒有開口。
    [6] 一種半導體裝置之製造方法，包括：在前述半導體基板上形成下層配線之工程；在前述半導體基板與前述下層配線上形成樹脂膜，並且在前述下層配線上於前述樹脂膜形成第1開口之工程；在前述下層配線與前述樹脂膜上形成第1 SiN膜，並且在前述第1開口內於前述第1 SiN膜形成第2開口之工程；在前述下層配線與前述樹脂膜上形成上層配線之工程；利用異方性蝕刻，圖案形成前述上層配線與前述第1 SiN膜之工程；及在已圖案形成的前述上層配線與前述樹脂膜上形成第2 SiN膜之工程，其特徵在於：前述上層配線係具有：透過前述第1及第2開口而與前述下層配線連接之Ti膜、及設置在前述Ti膜上之Au膜，前述第1及第2 SiN膜係保護前述Ti膜的周圍。
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